奇捷科技的 EasylogicECO 使用了独创的全自动算法可以快速生成最小最优化的补丁逻辑，除了可以满足RTL的逻辑功能改动外，同时还可以兼顾其他设计要求，如支持扫描链拼接更新、保持低功耗设计约束、生成补丁考虑物理实现时的时钟树和布线延迟等。
EasylogicECO 的解决方案不仅功能强大，且工具易于使用，运行时间短。EasylogicECO 的目标是帮助设计团队无需迭代，最快时间完成从 RTL 更改到最终布局布线阶段时序收敛的 ECO 任务。较短的完成时间还可以进一步允许设计团队尝试不同的 RTL 编码方法来找到合适的 ECO 结果，大大提高 ECO 的成功率。
ECO 成功的关键就是尽可能地保留当前的设计网表，使其改动最小。因此，能够在电路中定位出最准确的修改信号、做出最小的改动，就是 EasylogicECO 遵循的原则。
什么是 Functional ECO
Functional ECO 是一种快速变更 ASIC 电路功能的设计方法，其通过在当前电路中增加一个很小的补丁逻辑的方法对电路进行逻辑功能变更，从而避免对电路进行完全重新设计。与动辄需要几个月时间的重新设计相比，只需几天的 Functional ECO 显然更值得被采用，因为它可以确保项目周期、避免项目交付大幅延期从而造成各种不可预估的损失。
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