奇捷科技（Easy-Logic），致力于提供电子设计自动化（EDA）领域高效的逻辑功能变更（ECO）解决方案，将于2026年7月27日-29日 美国洛杉矶举办的设计自动化大会（DAC 2026）上展示其最新技术成果 — EasyAI ECO Suite，该项智能ECO解决方案包，将AI引擎深度融入ECO全流程的智能解决方案包，以三大核心智能引擎，系统性地突破传统ECO在补丁大小、运行速度与时序精度方面的瓶颈。

该方案贯穿 SYN ECO → DFT ECO → PR ECO 全流程，集成多种AI驱动能力，使用户在ECO各阶段均可获得智能优化支持。在每一阶段中，引入机器学习与智能优化能力，持续降低ECO问题复杂度并提升迭代效率。重点解决传统ECO流程中的典型问题，如补丁规模不可控、多轮迭代导致重复计算效率低下、结果难以预测等等一些列挑战。

奇捷科技CEO魏星博士表示：“在芯片设计最后的‘黄金窗口期’，ECO工具的每一次效率提升都可能直接转化为产品上市的先机。EasyAI ECO Suite是我们将在Functional ECO领域的技术积累与AI前沿技术深度融合的成果。它不再是单个功能的增强，而是将AI引擎系统性地融入ECO全流程，让补丁更小、迭代更快、时序预测更准。我们相信，当AI与EDA深度融合从概念走向工程实践，芯片设计企业收获的不仅是工具效率的提升，更是产品上市节奏的真正可控。”

三大智能引擎，重构ECO设计范式

Auto Partition（智能分区）：让超大规模复杂问题变得“可解”

当ECO面对千万门级的电路变更时，传统工具往往因搜索空间爆炸而陷入困境。Auto Partition并非简单切割，而是利用AI算法深度分析电路节点间的相关性，通过“分析-分组-求解”的智能闭环，将复杂问题拆解为可控的子问题。

实测数据证明，Auto Partition在处理大规模复杂ECO任务时，补丁规模平均减少20%以上，部分案例中补丁缩减高达90%。

Learning/I-Learning （智能学习）：在迭代中无限逼近最优补丁

智能学习融合独创的Learning与I-Learning技术，通过分析新旧网表间的结构性与逻辑等价性，在多次迭代中不断学习、逼近最优结构。即使面对已通过手工或其他工具优化过的网表，仍能在此基础上进一步挖掘优化空间。

多家芯片设计公司实际项目验证，Patch Size平均可缩小20%以上，部分实例减少达50%以上。

Smart Caching（智能缓存）：多轮ECO加速

芯片迭代过程中，多轮ECO是常态。Smart Caching构建“保存-复用-迭代”的智能循环——首次运行时深度学习电路结构与ECO改动，将完整过程作为经验保存；后续任务直接复用历史成果，实现免复计算。

实测数据证明，在不改变任何参数的前提下，多次迭代场景中运行时长最多可缩短80%以上。

三大智能引擎协同发力，贯穿 ECO全流程，我们的技术支持团队也将在DAC 2026展会中为参观来宾说明EasyAI ECO Suite如何应用于现有设计流程并进行产品demo演示，同时我们也会针对不同的ECO应用进行探讨并提供定制化解决方案建议，在此诚邀业界同仁莅临洽谈。

• 地点： 长滩会展中心，加利福尼亚州

• 日期： 2026年7月27–29日

• 展位号： #958